RTL/數位電路的設計、綜合,以及模擬與驗證。
SOC 安全 IP、DDR IP、Ethernet IP 的整合與設計驗證/FPGA 模擬。
FPGA 的綜合與驗證。
SOC 架構開發與整合,以及演算法實作。
高速 SerDes IO 的設計與驗證。
熟悉完整的 ASIC 設計流程、UPF,以及相關 EDA 工具(DCG 綜合、at-speed scan 插入、先進記憶體 BIST 插入與 STA)。
具備 ASIC/FPGA 整合經驗,包括 ARM CPU 架構、AXI/APB 匯流排協定、Clock/Reset 架構,以及 Xilinx FPGA/HAPS 實作。
熟悉以下其中一項領域:
(1) Ethernet 10M/100M/1G 以上 MAC/PHY 設計經驗。
(2) DDR4/DDR5/LPDDR5/HBM 等高速記憶體介面 IP 的設計與實作經驗。
(3) Security(AES、PQC)IP 設計,以及與記憶體介面整合的經驗。
(4) USB/PCIe Host IP 的設計與實作經驗。
具備 SOC DFT 與低功耗實作經驗者尤佳。
出差外派
不需出差
上班時段
日班
遠端工作
現場
上班地點
新竹
休假制度
符合勞基法
可到職日
依面談為主
招募人數
1人
股票與獎金
無
工作經歷
5-10年
學歷要求
大學或同等學歷以上
語言要求
薪資待遇補充說明
固定或變動薪資因個人資歷或績效而異
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